本书共包含9个实验，分别为：集成逻辑门的逻辑功能测试以及Quartus Ⅱ的基本使用、组合逻辑电路的原理图设计、8-3编码器的Verilog设计与实现、3-8译码器的Verilog设计与应用、数据选择器的Verilog设计及Symbol的生成、组合逻辑电路的Verilog设计、D触发器的Veri-log设计、4位二进制加减法计数器的Verilog设计、基于状态机的数字系统综合设计。