本书以Xilinx公司(目前已被AMD公司收购)7系列FPGA、UltraScale/UltraScale+和VersalACAP内部架构为基础，介绍了与之匹配的RTL代码风格(采用VHDL语言)和基于Vivado的设计分析方法。全书共十章内容，包括了时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法，也包含扇出和布线拥塞的优化方法。